Tektronix技術探索日

從 Jitter 到 SI Modeling:掌握高速系統關鍵

隨著高速介面與 AI 系統設計複雜度提升,工程師面臨的挑戰已不再只是訊號是否符合規範,而是能否真正理解訊號背後的系統行為。傳統量測多停留於 Jitter 與眼圖觀察,在多協定共存與低振幅環境下,已難以反映實際問題。

本場 Demo Day 將透過 Tektronix 7 系列 DPO,從精準 Jitter 分析延伸至 Signal Integrity Modeling,協助您解析抖動與雜訊來源、理解系統交互影響,並建立由量測到系統行為的分析能力,有效提升問題定位效率、縮短 debug 週期。

透過原廠工程師現場實機操作與解析,讓您不只是量測訊號,而是真正掌握高速系統的運作本質。

5月份課程主題

主題一:從 Jitter 到 SI Modeling:掌握高速系統關鍵

在高速與低振幅環境下,傳統 Jitter 與眼圖已難以反映真實問題。本場 Demo Day 透過 7 系列 DPO,從精準 Jitter 分析延伸至 Signal Integrity Modeling,協助您解析抖動與雜訊來源、理解系統交互影響,並建立由量測到系統行為的分析能力,有效提升問題定位效率、縮短 debug 週期。

主題二:DDR5 高速記憶體量測與除錯關鍵

隨著 DDR5 資料速率提升與系統複雜度增加,記憶體量測與驗證挑戰持續升高。在低振幅、高速與多通道環境下,Signal Integrity 問題更難觀察與定位,對量測平台的解析度與保真度提出更高要求。本場 Demo Day 結合 Tektronix 7 系列 DPO高 ENOB 與低雜訊對DDR5量測可信度的影響,協助工程師提升 debug 效率,加速驗證流程。


在 AI 與高速系統持續演進下,從 Jitter 分析、SI Modeling 到 DDR5 驗證,工程師面臨的關鍵已不再只是量測結果,而是量測的可信度與對系統行為的理解。本次 Demo Day 透過 Tektronix 7 系列 DPO 高保真平台,結合實測與分析,協助您掌握:

  • 量測能力升級: 從 Jitter 延伸至 SI Modeling,強化系統理解
  • DDR5 關鍵解析: 掌握高速記憶體與多通道 SI 挑戰
  • 高保真量測: ENOB、低雜訊與量測可信度
  • 系統分析能力: 解析 Jitter / Noise 與通道影響
  • 實務除錯: 加速 debug 與驗證流程

活動場次資訊

*每場上課時間:PM 2:00-4:30

日期/地點 5月份課程主題
5/12 (二)/新竹
5/14 (四)/台北

從 Jitter 到 SI Modeling:掌握高速系統關鍵

在高速與低振幅環境下,傳統 Jitter 與眼圖已難以反映真實問題。本場 Demo Day 透過 7 系列 DPO,從精準 Jitter 分析延伸至 Signal Integrity Modeling,協助您解析抖動與雜訊來源、理解系統交互影響,並建立由量測到系統行為的分析能力,有效提升問題定位效率、縮短 debug 週期。

5/19 (二)/新竹
5/21 (四)/台北

DDR5 高速記憶體量測與除錯關鍵

隨著 DDR5 資料速率提升與系統複雜度增加,記憶體量測與驗證挑戰持續升高。在低振幅、高速與多通道環境下,Signal Integrity 問題更難觀察與定位,對量測平台的解析度與保真度提出更高要求。本場 Demo Day 結合 Tektronix 7 系列 DPO高 ENOB 與低雜訊對DDR5量測可信度的影響,協助工程師提升 debug 效率,加速驗證流程。

活動地點

🏙️

台北場地

太克科技 普訊大樓
台北市內湖區堤頂大道二段 89 號 3F
文湖線 港墘捷運站二號出口

🏢

新竹場地

MIT 大樓
新竹市公道五路二段 120 號 13 樓之 3

🅿 停車資訊:台灣聯通停車場-新竹公道五場
公道五路二段 105 號(MIT 大樓斜對面)

報名課程辦法

  • 請先填寫報名資料並勾選想參加的課程 (可以複選)
  • 皆為實體小班制上課,每班限制人數為 25–30 位
    (座位有限,請儘早手刀報名,滿額則關閉報名)
  • 經審核通過,我們將發送上課場次通知,並於上課日前 5 日以郵件寄發上課通知與報到編號(報到編號為上課憑證)
  • 建議以公司的電子郵件信箱報名,以加快審核速度(審核未通過,恕不另行通知)
  • 活動洽詢:taiwan.mktg@tektronix.com / 02-2656-6617

立即填寫資料預約報名

•建議以公司的電子郵件信箱註冊,以加快審核速度


地點 測試應用主題 日期 時間 請勾選
新竹 從 Jitter 到 SI Modeling:掌握高速系統關鍵 5/12(二) PM 2:00-4:30
新竹 DDR5 高速記憶體量測與除錯關鍵 5/19(二) PM 2:00-4:30
台北 從 Jitter 到 SI Modeling:掌握高速系統關鍵 5/14(四) PM 2:00-4:30
台北 DDR5 高速記憶體量測與除錯關鍵 5/21(四) PM 2:00-4:30
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注意事項 *

* 本活動採預先線上報名,請勿偽造他人身份資料進行報名,主辦單位保留報名資格審核的權利。

* 主辦單位保留修改活動議程/規則之權利,請以活動當天為準,變更恕不另行通知。